集積有機エレクトロニクスの作製における革新
Yasunori Takeda, Shizuo Tokito
Yamagata University
Material Matters, 2020, 15.1
項目
- はじめに
- 有機薄膜トランジスタを使用した集積回路の実現
- 疑似CMOS回路構成を用いた高性能全溶液処理有機集積回路
- パリレン絶縁膜を使用した超低電圧駆動有機集積回路
- プリントされた積層構造のOTFTを使用した相補型集積回路
- n型半導体に対するSAM電極表面修飾を用いた相補型集積回路
- リバースオフセットプリンティングにより形成された微細パターン電極を使用した相補型集積回路
- 結論
- 資金提供元
- 謝辞
はじめに
有機半導体材料を使用するエレクトロニクスは、有機エレクトロニクスと呼ばれています。代表的な用途として、有機トランジスタ、有機発光ダイオード、有機太陽電池があります。従来のアプローチと比較して、有機エレクトロニクスは軽量、フレキシブル、そして薄型であるため、フレキシブルディスプレイや、大面積で軽量の太陽電池、電子皮膚などの用途を可能にします。
これらの利点が得られる理由は以下のとおりです。有機半導体は低温での処理が可能なため、ポリエチレンナフタレート（PEN：polyethylenenaphthalate、GF23662043、GF58055766）のような耐熱性の低いプラスチックフィルム基板上に薄膜層を形成することが可能です。さらに、可溶性半導体材料を使用したインクを作製することで、プリンティング法によるエレクトロニクスデバイスの作製が可能です。真空処理の代わりにプリンティング法を用いたエレクトロニクスデバイスの作製は、大面積にわたる大規模なエレクトロニクスデバイスを可能にし、生産コストを大幅に削減します。
本レビューでは、有機薄膜トランジスタ（OTFT：organic thin-film transistor）を中心にご紹介します。OTFTに使用される有機半導体の性能と溶解度は年々向上しています。キャリア移動度は半導体性能の主要な基準であり、多くの材料がアモルファスシリコン（a-Si：amorphous silicon）TFT素子を超える10 cm2/Vs以上の値を示しています。
OTFT素子に関する研究の多くは、有機半導体材料、ゲート絶縁体材料、電極形成法、素子構造、表面処理、および集積回路に向けた用途のさまざまな観点に焦点を合わせています。本稿では、OTFT素子とその集積回路の作製プロセスの開発を通して得られた見識を紹介し、その電気的特性の評価から得られた結果について報告します。
有機薄膜トランジスタを使用した集積回路の実現
私たちの研究グループでは、OTFT素子作製用の先端的な半導体材料の開発だけでなく、OTFT素子の構造および集積回路に関する広範な研究や新しい用途の開発も行っています。
プリンティング法によるOTFT素子の作製は、有機エレクトロニクスデバイスの利点を活用する1つの方法であり、私たちは用いるプリンティングプロセスの最適化や新開発も行っています。ここでは、OTFTを使用した集積回路の作製方法と電気的特性について説明します。
疑似CMOS回路構成を用いた高性能全溶液処理有機集積回路
一般的に、キャリア移動度や大気安定性などの特性について、p型半導体はn型半導体より高性能です。その理由は、一般的に使用される金または銀の電極材料の深い仕事関数（W.F.：work function）が、p型半導体の最高被占軌道（HOMO：highest occupied molecular orbital）／最低空軌道（LUMO：lowest unoccupied molecular orbital）準位とよく並んでいるからです。また、イオン化ポテンシャルが低いため、p型半導体は水分や酸素による劣化が最小限に抑えられます。
これに対して、n型半導体はp型半導体より大気安定性とキャリア移動度が低いことが知られています。したがって、p型のOTFT素子だけで集積回路を構成できれば、一般的に高性能な集積回路が実現します。本セクションで説明する研究は、溶液法またはプリンティング法のどちらかで作製された、p型OTFTで構成される疑似CMOS1（Complementary Metal Oxide Semiconductor、相補型金属酸化膜半導体）集積回路です。
全溶液法またはプリンティング法によるOTFTの作製プロセスを以下に示します：
インクジェットプリンティング法で電極を形成する場合、インクが着弾する基板の表面状態が重要になるので、濡れ性を基層で制御しなければなりません。この場合、架橋剤としてメラミンを使用した架橋PVPを基層とし、その上にゲート電極を形成しました。
水性溶剤銀ナノ粒子（SNP：silver nanoparticle）インク（DIC、JAGLT- 01）をゲート電極材料として使用しました。水性溶剤インクは、炭化水素系溶剤インクと比較してコーヒーリング効果の影響を受けにくいため、ボトムゲート-ボトムコンタクト型（BGBC：bottom-gate bottom-contact）構造で高い平坦度が要求されるゲート電極に使用されました（図1B）。
次に、架橋PVP（ポリ(4-ビニルフェノール)）フィルムを使用して、スピンコート法によりゲート絶縁膜を形成しました。SNPインク（900190、901975、901971）と炭化水素系溶剤を使用して、インクジェットプリンティング法によりソースおよびドレイン電極を形成しました。
図1.A)p型有機半導体材料の化学構造。左側に半導体ポリマーpBTTT-C16、右側に低分子半導体diF-TES-ADTを示しています。B）本セクションで使用されたBGBC構造を持つ、完全にプリンティング法または溶液法で処理された有機薄膜トランジスタの断面図。作製されたOTFT素子のC）移動特性およびD）顕微鏡像。E）疑似CMOS回路の回路図。作製された疑似CMOSインバータ回路のF）入出力特性およびG）利得特性。
その後、半導体プリンティング用の領域を明確にするため、分注システム（Imaging Master 350PC、武蔵エンジニアリング）を使用して、ソースおよびドレイン電極の周囲に疎水性ポリマーバンク（AF1600X、DuPont社）を形成しました。最後に、pBTTT-C16（図1A左）をo-ジクロロベンゼン（240664）に溶解した有機半導体インクを分注システムでプリントしました。
この作製プロセスでは、焼結や焼鈍などの多様な処理工程が各手順の後に追加されています。PENのようにフレキシブルなプラスチック基板上の作製を可能にするため、各手順で温度は150℃以下に維持されています。図1Cに、全溶液およびプリンティング法で処理されたOTFTのトランジスタ特性を示しています。作製されたOTFTは、動作電圧が20 V、移動度が0.03 cm2/Vs、しきい電圧（Vth：threshold voltage）が－1.2 V、オンオフ電流比が104という良好な性能で動作しました。
集積回路の基礎としてインバータ回路を構築するため、疑似CMOS回路構成を用いました。p型OTFTのみを使用して、高性能の疑似CMOSインバータ回路を構成することが可能です。図1Dに作製された疑似CMOS回路の顕微鏡像、図1Eに回路図を示しています。図1F・Gは、作製されたOTFT素子を使用した疑似CMOSインバータ回路の入出力特性および利得特性を示しています。供給電圧が5 Vから動作を開始し、20 Vで34倍の利得が得られ、全溶液処理型のインバータ回路として優れた性能を示しています。同じプロセスを用いて、NAND（Negative AND、否定論理積）およびNOR（Negative OR、否定論理和）回路などの基礎的なデジタル回路のゲートが作製され、これらも良好な性能を示しています。1
OTFT素子の性能は、自己組織化単分子層（SAM：self-assembled monolayer）表面処理をソースおよびドレイン電極の表面に適用し、図1A右に示す低分子溶液（diF-TES-ADT、754099）をp型半導体に使用することでさらに向上しました。その結果、疑似CMOS構成を持つ高性能フリップフロップ（FF：flip-flop）回路の作製に成功しました。2
パリレン絶縁膜を使用した超低電圧駆動有機集積回路
キャリア移動度を改善するためには、素子の作製条件を最適化するか、本質的に移動度が高い半導体材料を使用する必要があります。半導体材料を変更してポリマーブレンドを使用し、増幅回路に適用することで、OTFT素子の性能がさらに向上しました。
近年、C8-2,7-diocytyl[1]benzothieno[3,2-b][1]benzothiophene（C8-BTBT、747092）およびC10-dinaptho[2,3-b:2’,3’-f]thieno[3,2-b]thiophene（C10-DNTT）のように、10 cm2/Vs以上の高い移動度を示す低分子半導体材料に関する研究報告が増加しています。私たちは、高い移動度を示す低分子p型半導体材料のditheino[2’3-d,3’d’]-benzo[1,2,-b:4,-b’]-dithiophene（DTBDT-C6、東ソー）を使用して、OTFT素子を作製しました。4
ポリマー絶縁体と低分子半導体材料を混合するとインクになります。乾燥処理の間に層が分離して、良好な絶縁体／半導体界面が形成されます。この場合、ポリマー絶縁体としてポリスチレン（PS：polystyrene）を選択し、最適化した濃度のブレンドが使用されました。
作製されたOTFT素子の素子構造を図2A、トランジスタの移動特性を図2Bに示します。素子は高い性能を示し、2 V以下という非常に低い電圧、移動度1.1 cm2/Vs、しきい電圧-0.26 V、サブスレッショルド係数（SS：subthreshold slope）の値が100 mV/decで動作しました。一般的に、このように非常に低いSS値は低準位トラップ状態から得られ、本研究は半導体／ポリマー界面に少数のトラップ準位しかないことを示唆しています。5
図2.A）作製された低電圧動作OTFT素子の素子構造の概略図およびB）移動特性。C）作製された差動増幅器の回路図およびD）その入出力特性。
次に、DTBDT-C6（dithieno[2,3-d;2’,3’-d’]benzo-[1,2-b;4,5-b’]dithiophene）を使用した高性能OTFT素子をバイオセンサ向けオペアンプ回路に使用しました。6DTBDT-C6は電気的特性の変動が非常に小さいことで知られています。したがって、DTBCT-C6を使用したOTFT素子も性能の変動が小さいことを主要な特徴とします。OTFT素子の変動は電気的特性の逸脱を引き起こし、集積回路を構築したときに故障の原因となります。DTBDT-C6を使用して作製されたOTFT素子は、平均の移動度が1.1 ±0.17 cm2/Vs、しきい電圧が−0.01 ±0.09 Vとなり、比較的高い移動度と非常に小さな変動が得られました。
この低変動OTFT素子を使用してオペアンプ回路が作製されました。作製された差動増幅回路の回路図を図2C、典型的な入出力特性を図2Dに示しています。これは2つの入力信号の差を増幅する回路であり、OTFT素子の特性を非常に正確に合わせることが必要になります。作製された有機薄膜トランジスタが高い均一性を特徴とすることから、機能するオペアンプ回路が実現しました。
プリントされた積層構造のOTFTを使用した相補型集積回路
相補型集積回路はp型とn型のOTFT素子を必要とし、p型またはn型のどちらかのTFT素子を使用したp型金属酸化物半導体（pMOS：p-type metal oxide semiconductor）およびn型金属酸化物半導体（nMOS：n-type metal oxide semiconductor）回路と比較してスイッチング性能が高く、省電力が向上します。したがって、相補型集積回路は、バッテリー、太陽電池またはバイオバッテリーによる駆動が期待されるエレクトロニクスデバイスに非常に適しています。
私たちは宇部興産との共同研究で、高い大気安定性と移動度を示す低分子n型半導体TU-3を開発しました（911135）。このn型半導体を使用して、積層構造の相補型集積回路が作製されました。この方法は、回路の集積度を改善する7だけでなく、p型とn型のOTFT素子のソースおよびドレイン電極それぞれに対して適切なSAM表面処理を構築することを目的としています。8
一般的に、深い仕事関数を持つ電極材料はp型半導体に最適であり、浅い電極材料はn型半導体によく適しています。自己組織化単分子層（SAM）表面処理の材料として、p型半導体に対してペンタフルオロベンゼンチオール（PFBT：pentafluorobenzenethiol）、n型半導体に対して4-メチルベンゼンチオール（4-MBT：4-Methylbenzenethiol、T28525）およびポリエチレンイミン（PEI：polyethylenimine、306185）が報告されています。
SAM表面処理層の形成には一般的に浸漬法とスピンコート法が用いられるため、p型およびn型のOTFTのソースおよびドレイン電極のみを露出させるデバイスか、形成後に不要な部分を除去する必要があります。そのため、積層構造を利用して、p型およびn型のOTFT素子のソースおよびドレイン電極を別の層に形成しました。SAM表面処理層の形成には一般的に浸漬法とスピンコート法が用いられるため、p型およびn型のOTFT素子のソースおよびドレイン電極のみを露出させるデバイスか、形成後に不要な部分を除去する必要があります。そのため、積層構造を利用して、p型およびn型のOTFT素子のソースおよびドレイン電極を別の層に形成しました。
その結果、単純な浸漬法を用いてそれぞれの半導体に適したSAM層の形成に成功しました。それと同時に、層数を増加することで集積度を2～3倍増加することができました。9図3Aに、作製された相補型集積回路の断面構造を示しています。図3Bには、12.5 cm角のガラス基板上に作製された素子の写真を示しています。作製された集積回路では、ボトムゲート-ボトムコンタクト型（BGBC：bottom-gate bottom-contact）構造のp型OTFT素子が、トップゲート-ボトムコンタクト型（TGBC：top-gate bottom-contact）構造のn型OTFT素子の上に形成されています。
図3.A）積層構造を持つ相補型集積回路のための素子構造の概略図およびB）125 mm角ガラス基板上に作製された素子の写真。C）作製されたp型およびn型のOTFT素子の移動特性ならびにD-FF回路の回路図および入出力特性。
作製されたp型およびn型のOTFT素子は、それぞれが良好な性能を示しました。半導体層に2,8-difluoro- 5,11-bis(triethylsilyethynyl)anthradithiophene（diF-TES-ADT）を使用したp型OTFT素子は、動作電圧10 Vで移動度0.34 cm2/Vs、しきい電圧0.2 V、オンオフ比107を示し、TU-3を使用したn型OTFT素子は、移動度0.29 cm2/Vs、しきい電圧2.0 V、オンオフ比107を示しました（図3C）。図3Dに、これらのOTFT素子を使用してD型フリップフロップ（D-FF：D-type Flip-Flop）回路を作製した結果と評価された回路特性を示しています。作製されたD-FF回路は正常に機能し、プリンティング法による集積回路の作製が可能であることが示されました。
n型半導体に対するSAM電極表面修飾を用いた相補型集積回路
積層構造を用いた相補型集積回路の大きな短所は、プロセスの手順数が増加することです。したがって、プロセスを簡略化するため、SAM表面処理が不要なp型半導体を使用することで、同一平面上にp型とn型のOTFTのソースおよびドレイン電極を形成しました。使用されたこの半導体材料は、高い耐熱性や多様なプリンティング法など、処理条件の範囲が広いことを特徴とします。この半導体を使用すると、単一のOTFT素子の作製プロセスと同様に相補型集積回路を作製することが可能です。最初に、ガラス基板上にパリレン基層を形成した後、SNPインクを使用してインクジェットプリンティング法によりソースおよびドレイン電極を形成しました。その後、n型半導体に対するSAM表面処理材料をすべてのソースおよびドレイン電極の上に形成しました（図4A）。
図4A)作製プロセス手順の図解B）作製されたOTFT素子の移動特性C）作製されたリングオシレータ回路が20 Vで動作時の発振信号
次に、分注システムを使用して、p型半導体（MOP-01、三菱ケミカル）およびn型半導体（TU-3、FIC）をプリントします。その後、150℃で30分間焼鈍します。ゲート絶縁膜としてパリレンを形成した後、ソースおよびドレイン電極と同じ条件下でゲート電極を形成し、相補型集積回路が作製されました。10ゲート電極を形成する前に、YAG（Yttrium Aluminum Garnet、イットリウム・アルミニウム・ガーネット）レーザーシステムでゲート絶縁膜に穴を開けました。
作製されたp型およびn型のOTFT素子は、それぞれが良好な電気的特性を実証しました。作製された相補型集積回路の実演として、ガラス基板上に10 × 10リングオシレータアレイを形成しました。作製されたp型およびn型の有機OTFT素子は、それぞれの移動度が0.11および0.19 cm2/Vs、しきい電圧が0.09 Vおよび1.40 V、オンオフ電流比が105および107でした（図4B）。100個のリングオシレータが作製され、駆動電圧1 Vで十分に動作することが示されました。1段あたりの伝搬遅延時間は20 Vで0.34 msでした（図4C）。リングオシレータについて得られた作製収率は100％でした。
リバースオフセットプリンティングにより形成された微細パターン電極を使用した相補型集積回路
インクジェットプリンティング法で形成された電極は小型化が困難で、線幅や線間隔に限界があります。例えば、プリント電極の研究において広く使用されているインクジェットノズル（10 pL）で形成された電極は、電極幅が100～200 μmで線間隔（チャネル長：L）が10 μm以上になります。そのため、私たちはリバースオフセットプリンティング（ROP：reverse offset printing）法に着目し、微細電極の形成に使用することに成功しました。11図5Aは、リバースオフセットプリンティングのプロセス手順を示しています。このプロセスは、コーティング、プリンティング、転写の3つの手順で構成されています。したがって、このROP法と、積層構造を用いた相補型集積回路の作製プロセスとを組み合わせることで、微細パターン電極を持つ集積回路を実現することが可能です。用いられた作製プロセスは、インクジェットプリンティング法で形成した電極を使用する場合の方法と同じです。
作製された相補型集積回路は、電極幅が15 μm、線間隔が10 μmで、線幅はインクジェットプリンティング法で形成した電極の約10分の1でした。焼結温度120℃での電極形成には、銀ナノ粒子インク（RO100GE、Future Ink Corporation）が使用されました。ソースおよびドレイン電極パターンの線間隔の変動は、線間隔の目標値が2.5～70 μmで±1 μm未満でした。図5Bに、幅15 μmおよび線間隔2.5 μmの電極の顕微鏡像を示しています。これらの結果は、パターニングの再現性とプリンティングの正確性が非常に高いことを示しています。図5Cは、作製されたインバータ回路の入出力特性を示しています。2.5 V～10 Vで駆動したときに良好な電気的特性が得られることが判明したため、12リングオシレータ回路に採用されました。
図5.A)リバースオフセットプリンティングのプリンティング手順の概略図およびB）線幅15 μm、線間隔2.5 μmでプリントされた銀電極。C）微細パターン電極を使用して作製された相補型インバータ回路の入出力特性。
作製されたリングオシレータ回路の特性は、インクジェットプリンティング法を用いて作製された相補型集積回路と比較して10倍向上しています。これはOTFT素子のチャネルが短く、重複領域が抑制されている結果です。
結論
プリンティング法および溶液処理法を用いたOTFT素子および集積回路の作製プロセスを開発しました。最初に、p型のOTFT素子のみを使用した疑似CMOS回路に着目し、インバータ回路およびフリップフロップ回路の実演を行い、回路動作を評価しました。
次の段階として、高性能の低分子半導体を使用して、高移動度、低電圧駆動、均一な特性を実現し、超低電圧で動作するインバータ回路と差動増幅回路の作製に成功しました。増幅回路をバイオセンサの信号増幅に使用することで、その実現可能性を実証しました。
最後に、p型およびn型のOTFT素子からなる相補型集積回路の2つの作製プロセスを開発しました。1つのプロセスでは、積層構造を用いてp型とn型のOTFT素子のソースおよびドレイン電極層を分離し、電極表面の修飾は単純な浸漬法で行われます。もう1つの作製プロセスでは、多様な電極表面で高性能を示すp型半導体を使用して、p型とn型のOTFT素子を同一平面上に形成します。その結果、積層構造を用いる作製プロセスと比較して、プロセスの手順数が少ない相補型集積回路の作製に成功しました。
現在、OTFT素子の性能向上および小型化に向けて多くの課題が残されています。これらの問題を克服することで、将来、高性能ウェアラブルコンピューターなどの次世代のエレクトロニクスデバイスが実現するでしょう。
資金提供元
JST COI Grant Number JPMJCE1312、およびJSPS KAKENHI (Early-Career Scientists) Grant Numbers 18K13797。
謝辞
本研究の一部は、JST COI Grant Number JPMJCE1312、およびJSPS KAKENHI (Early-Career Scientists) Grant Numbers 18K13797による支援を受けました。また、DTBDT-C6の提供について東ソー株式会社、MOP-01の提供について三菱ケミカル株式会社に感謝いたします。
参考文献
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